通讯主板
【层数】
20
【难 点】:
【我司对策】:
1、通过评估CPU DDR部分的出线,尽量压缩CPU到两侧DDR4 SODIMM的距离,减小整个CPU模块占的空间;2、优化左右两边其它小模块的位置,将CPU模块左右各向板边移动,中间腾出SWITCH的位置及足够的PCIE出线空间;
3、走线层面优化:BGA在Top面,结合信号Pin所在位置,采用stub最短的层面出线;4、优化过孔反盘:通过SI仿真进行信号分析,得到最优化的反盘区域大小;5、增加线宽,降低损耗:走线做隔层参考,在保证阻抗的情况下,加大线宽,降低损耗;
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